Принцип микропрограммного управления

Принцип микропрограммного управления (МПУ). Понятие микропрограммы, микрокоманды, микропрограммный автомат

Принцип микропрограммного управления заключается в выработке управляющих сигналов путем последовательного считывания и декодирования информационных слов, расположенных в ячейках постоянной памяти. Одно информационное слово, считанное из постоянной памяти, представляет собой микрокоманду, содержащую информацию, управляющую отдельными действиями в машине в течение одного машинного такта.

Процесс функционирования вычислительной машины состоит из последовательности пересылок информации между ее узлами и элементарных действий, выполняемых в узлах. Понятие узла здесь трактуется весьма широко: от регистра до АЛУ или основной памяти. Также широко следует понимать и термин «элементарное действие». Это может быть установка регистра в некоторое состояние или выполнение операции в АЛУ. Любое элементарное действие производится при поступлении соответствующего сигнала управления (СУ) из микропрограммного автомата устройства управления. Возможная частота формирования сигналов на выходе автомата определяется синхронизирующими импульсами, поступающими от генератора тактовых импульсов (ГТИ).

Элементарные пересылки или преобразования информации, выполняемые в течение одного такта сигналов синхронизации, называются микрооперациями. В течение одного такта могут одновременно выполняться несколько микроопераций.

Совокупность сигналов управления, вызывающих микрооперации, выполняемые в одном такте, называют микрокомандой.

Относительно сложные действия, осуществляемые вычислительной машиной в процессе ее работы, реализуются как последовательность микроопераций и могут быть заданы последовательностью микрокоманд, называемой микропрограммой.

Реализует микропрограмму, то есть вырабатывает управляющие сигналы, задаваемые ее микрокомандами, микропрограммный автомат (МПА).

Микропрограммным автоматом называется блок управления, у которого схемная логика заменена постоянным запоминающим устройством (ПЗУ) микропрограмм.

28 Программируемая логическая матрица, как составная часть УУ. Пример.

Программируемые логические матрицы (ПЛМ) как и ППЗУ относятся к программируемым ИС двухступенчатой структуры, состоящей из двух последовательных матриц «Матрица И — матрица ИЛИ» . ПЛМ отличается от ППЗУ тем, что в ППЗУ матрица И жесткая, а матрица ИЛИ программируемая, а в ПЛМ обе матрицы И и ИЛИ программируемые. Второе отличие состоит в том, что на ПЛМ можно реализовать не любую систему переключательных функций, как на ППЗУ, а лишь удовлетворяющую дополнительному ограничению: длина дизыонктивных нормальных форм воспроизводимых функцией не должна превышать числа переходных цепей между матрицами И и ИЛИ.

Структурная схема ПЛМ (рис. 7.22) состоит из входных и выходных буферных каскадов 1 и матрицы элементов И и ИЛИ 2. Входные буферы разгружают входные цепи и преобразуют однофазные входные сигналы в парафазные. Выходные буферы обеспечигают необходимую нагрузочную способность ПЛМ и стробируют ее с помощью входа выборки кристалла ВК, сигнал на котором либо разрешает работу ПЛМ, либо переводит выходы в состояние «Отключено».

Основными параметрами ПЛМ являются число входов 3, число переходных цепей (термов) 4 и число выходов 5. Структура матрицы И и ИЛИ состоит из горизонтальных и вертикальных шин, в узлах пересечения которых находятся элементы связи (ЭС), которые при программировании вводятся или устраняются (рис. 7.23,а).

Рис. 7.22.

В качестве ЭС могут служить рассмотренные ЗЭ, например, диоды в матрице 6 (рис. 7) и транзисторы в матрице Мили (рис. 7.23,в).

Рис. 7.23.

ПЛМ широко используются как и ППЗУ для реализации переключательных функций преобразования кодов, так и в качестве управляющей памяти ЭВМ с микропрограммным управлением. Следует отметить, что ППЗУ реализует наиболее развернутые формы представления функций (СДНФ) и для них не используется минимизация функций. Для ПЛМ реализуемую систему функций следует минимизировать. Для построения автоматов с памятью к ПЛМ добавляют триггеры (регистры).

ПЛМ с памятью имеет структуру, связанную с классической структурой автомата с памятью (рис. 7.24,а).

Результат данного шага обработки информации зависит от результатов предыдущих шагов: это обеспечивается обратной связью с регистра на вход матрицы Число внутренних состояний определяется числом триггеров (разрядностью q регистров) и не превышает .

Рис. 7.24.

Рис. 7.25.

Обычно ПЛМ с памятью выполняется как синхронное устройство — петля обратной связи активизируется только по разрешению тактовых сигналов. В оперативно программируемых ПЛМ элементы связи можно программировать многократно. Для этого в матрицах И и ИЛИ совместно с ЭС включают триггер, который может активизировать или блокировать ЭС в данном узле координатной сегки (рис. ).

Когда число N функций в системе больше числа выходов ПЛМ лплм), то несколько ПЛМ включают параллельно входом как число термов предполагается достаточным все ПЛМ можно запрограммировать на одни и те же темы. В противном случае, когда ПЛМ подключают дополнительные с тем же числом входов и выходов (рис. 7.25,б).

Рис. 7.26

(см. оригинал)

Рис. 7.27

(см. оригинал)

Таблица 7.3

Таблица 7.4

По входам ПЛМ включают параллельно, а соответствующие выходы соединяют по ИЛИ. При этом каждая матрица программируется на свои термы, затем из термов на выходах собираются нужные функции.

ПЛМ с памятью широко используют для построения последовательностных схем (счетчиков, регистров). Рассмотрим построение синхронного двоично-десятичного счетчика на -триггерах. Из таблицы истинности работы счетчика (табл. 7.3) и характеристической таблицы (табл. 7.4) составим карты Карно для каждого -входа триггеров счетчика (рис. 7.26).

Из карт Карно для счешика можно получить следующие уравнения:

На рис. 7.27 показана реализация уравнений счетчика с помощью ПЛМ с элементами памяти на -триггерах, выходы которых являются сигналами обратной связи для матрицы И. Таким образом, входной сигнал на триггере равен сумме членов произведения Эта величина равна , и на следующем тактовом импульсе будет действовать по цепн обратной связи как сигнал . Для других состояний счетчика все происходит аналогично.

29 Принцип управления с «жесткой логикой». Микропрограммный автомат с «жесткой логикой».

УА с жесткой (схемной, произвольной) логикой, при которой переключательные функции, необходимые для формирования заданной последовательности управляющих сигналов У, реализуются с помощью логических элементов с произвольными связями (обычно с применением схем с малой и средней степенями интеграции). Здесь используется аппаратный подход к реализации устройства.

Устройство управления с жесткой логикой имеет в своем составе такой микропрограммный автомат, выходные сигналы которого вырабатываются за счет соединения между собой логических схем. Исходной информацией служат содержащие команды флаги, тактовые импульсы и сигналы, поступающие с шины управления. Код операции, хранящийся в регистре команд, используется для определения того, какие управляющие сигналы и в какой последовательности должны формироваться.

Дешифратор кода операции преобразует код j-ой операции в единичный сигнал на j-ом выходе дешифратора.

Машинный цикл выполнения каждой команды состоит нескольких тактов. Сигналы управления вырабатываются в строго определенные моменты времени, то есть они привязаны к импульсам синхронизации. Процесс синтеза микропрограммного автомата с жесткой логикой называется структурным синтезом, который имеет следующие этапы:

· Выбор типа логики и запоминающих элементов

· Кодирование состояний автомата

· Синтез комбинационной схемы

Достоинства и недостатки:
Каждой микропрограмме соответствует свой набор логических схем с фиксированными связями между ними. Такие автоматы экономичны, обладают наибольшим быстродействием, но с возрастанием сложности усложняются и схемы автомата, и он становится труднореализуем. К тому же автомат имеет нулевую регулярность микропрограммной схемы (дорого) и неизменяемость.

30 Микропроцессоры с RISC архитектурой (Reduced Instruction Set Computing), особенности, назначение, использование. VLIW-архитектура.

Идеология RISC-архитектуры построения процессоров (Reduced INsTRuction Set ComputINg — вычисления с сокращенным набором команд) складывалась в конце 1970-х — начале 1980-х годов, когда потребовались новые идеи для повышения производительности процессоров. Выводы различных групп исследователей были обобщены в виде так называемого правила «80/20»: 80 % времени выполнения программ занимает выполнение 20 % команд, входящих в состав системы команд. То есть в определении производительности процессора основную роль играет лишь пятая часть всех команд, остальные же команды встречаются достаточно редко, и время их выполнения существенного влияния на производительность процессора не оказывает. Исходя из этого было принято решение построить процессор, в котором выделенная небольшая группа команд выполнялась бы максимально быстро за счет ее аппаратной реализации, а остальные команды либо вообще удалялись из системы команд, либо реализовывались на микропрограммном уровне.

Сложившаяся в результате этого идеология RISC-архитектуры опиралась на следующие принципы:

· набор команд сокращен до 70-100 команд (вместо нескольких сотен у CISC-микропроцессоров);

· большинство команд выполняется за 1 такт, и лишь немногие — за несколько или даже несколько десятков тактов;

· все команды обработки данных оперируют только содержимым регистров процессора, а для обращения к более медленной оперативной памяти предусмотрены исключительно инструкции вида «загрузить в регистр» и «записать в память»;

· команды имеют простой, четко заданный формат;

· из набора команд исключены редко используемые инструкции, а также команд, не вписывающихся в принятый формат;

· состав системы команд должен быть удобным для применения оптимизирующих компиляторов с языков высокого уровня.

Такой подход позволил уменьшить объем аппаратуры процессора за счет сокращения блока управления примерно в 10 раз, существенно увеличить тактовую частоту работы процессора и снизить его тепловыделение.

Несмотря на свое название, основой RISC-архитектуры является то, что вся обработка сосредоточена только во внутренних регистрах микро процессора.

Так как вся обработка проходит в регистрах, отпадает необходимость в большом количестве режимов адресации операндов, а в системе команд можно применять трехадресные команды, наиболее эффективные с точки зрения организации вычислительного процесса и в то же время не имеющие их главного недостатка — большой длины команды. Простой формат команды легко поддается декодированию на соответствующей ступени работы конвейера. Вспомним, что длина команды в CISC-архитектуре IA-32меняется в пределах от 1 до 15 байт, а наличие, формат и назначение многих полей команды неоднозначны и определяются структурой других полей.

Естественно, что этот подход потребовал использования в микропроцессоре регистровой памяти большого объема (до 128 регистров). А для обеспечения согласованной работы быстрых внутренних конвейеров и относительно медленной оперативной памяти в RISC-микропроцессорах предусматривается кэш-память большой емкости.

Наличие большого количества регистров создает хорошую основу для работы оптимизирующих компиляторов, которые позволяют эффективно использовать все конвейеры микропроцессора.

Простой формат команды и ориентация на регистровую обработку позволили безболезненно внедрить в RISC-процессорахконвейерный принцип обработки информации.

Такая организация обеспечила существенное повышение производительности RISC-микропроцессоров по сравнению с микропроцессорами CISC-архитектуры. Это привело к преобладанию МП данного типа в тех областях, где производительностьявлялась основополагающим фактором, например, в серверах. В то же время они не нашли своего места на наиболее развитом рынке вычислительной техники — рынке персональных компьютеров. Тому есть несколько причин:

· дороговизна RISC-процессоров и систем на их основе: изначально эти процессоры были ориентированы на мощные рабочие станции и серверы, поэтому разработчики использовали в них решения, слишком дорогие для персональных компьютеров; даже специальные, «дешевые» варианты RISC-компьютеров стоили гораздо дороже сравнимых с ними ПК на базе процессоров Intel по причине малых объемов производства;

· отсутствие широких наработок в области программного обеспечения: традиционной операционной системой для персональных компьютеров была DOS, к ней впоследствии присоединились 16разрядные версии WINdows, под которые написано огромное количество популярных и хорошо знакомых пользователям программ. Различные RISC-платформы обычно использовали несовместимые между собой разновидности Unix, для которыхсуществовало значительно меньше программ, главным образом научно-технических (для рабочих станций) либо сетевых приложений (для серверов);

· RISC-процессоры по своему основополагающему положению обладают несовместимыми с х86 наборами команд, поэтому единственным способом исполнения кода х86 была эмуляция, которая снижала производительность от десятков до сотен процентов, что сводило на нет скоростные преимущества RISC-процессоров;

· отсутствие интереса к проникновению на этот рынок у самих производителей RISC-систем: многие «серьезные» фирмы вроде DEC или Sun полагали, что нет нужды удешевлять свои RISC-станции, потому что пользователи все равно выберут их системы из-за очевидных технических преимуществ.

Развитие архитектуры RISC-микропроцессоров шло по нескольким направлениям. За счет повышения технологических возможностей производства микропроцессоров смягчились требования к составу и форматам используемых команд. В настоящее время их системы команд расширились с первоначальных 70-100 до 100-120. Увеличилось также и количество используемых форматов команд. Однако основной принцип RISC-архитектуры остается неизменным: обработка данных выполняется только над содержимым внутренних регистров МП без обращения к оперативной памяти.

Вместо требования выполнения команды за один такт используется требование получения очередного результата в очередном такте работы, то есть фактически закреплен принцип конвейерной обработки данных.

Для обработки данных микропроцессоры получили не один, а несколько конвейеров со своими исполнительными устройствами.

Наиболее известными RISC-микропроцессорами в настоящее время являются МП семейства SPARC фирмы Sun Microsystems, Alpha21х64 фирмы Digital EquIPment и Rx000 фирмы MIPS Computer Systems. За последние годы активно внедряются в различную аппаратуру RISC-микропроцессоры семейства PowerPC. Среди фирм, выпускающих RISC-микропроцессоры, находятся также Intel, Hewlett Packard.

Совместный проект компаний Apple, Motorola и IBM — микропроцессор PowerPC (Performance Optimization With Enhanced RISC) — был ориентирован на создание недорогого, но мощного RISC-процессора и платформы для него. До появления архитектуры Intel NetBurst процессоры PowerPC почти всегда превосходили чипы Intel в скорости вычислений с плавающей точкой на десятки процентов, при этом потребляя намного меньшую мощность. По различным причинам на заключительной стадии этого проекта среди разработчиков осталась лишь компания IBM.

31 Устройство управления. Назначение. Функции. Состав УУ. Назначение основных блоков.

Устройство управления — узел микропроцессора, выполняющий управление прочими компонентами. В задачи устройства управления входит выборка и декодирование потока инструкций, выдача кодов функций в исполнительные устройства, принятие решений по признакам результатов вычислений, синхронизация узлов микропроцессора.

В состав устройства управления входят следующие блоки:

§ Блок генерации адресов инструкций. Он содержит в себе регистр программного счётчика (program counter или instruction pointer), хранящий адрес считываемой из памяти инструкции, и модифицирующийся после выборки каждой инструкции.

§ Блок выборки инструкции, обеспечивающий считывание программ из памяти через устройство ввода-вывода. Он получает на вход адрес с блока генерации адреса инструкции, передаёт его на УВВ, получает с него данные по переданному адресу, и выдаёт на блок декодирования интсрукций.

§ Блок декодирования инструкций, производящий преобразование кодов инструкций в последовательность кодов функций, передаваемые на исполнительные устройства.

§ Блок переходов. Получает функциональные коды переходов и ветвлений, признаки результатов операций с функциональных устройств, проверяет истинность условия перехода, и передаёт сигнал на изменение программного счётчика.

§ Блок обработки исключений. Принимает извне сигналы исключительных ситуаций (прерывания, ошибки узлов микропроцессора, нарушение привилегий, команды-ловушки и пр.) и передаёт сигнал на переход по вектору исключения в случае обнаружения.

§ Блок отладки — необязательный. Служит для упрощения отладки программ. В его функциональность входит установка аппаратных точек останова (breakpoints), доступ к внутренним узлам процессора через специальный интерфейс. Доступ к блоку может быть как программный (через специальные инструкции), так и аппартный (через физический отладочный интерфейс).

1.2 Организация управления процессом

Тема 1.2 Организация управления процессом обработки информации

План:

1 Структура микропроцессора

2 Аппаратный принцип управления выполнением операций

3 Микропрограммный принцип управления выполнением операций

1 Структура микропроцессора

Структура микропроцессора определяет состав и взаимодействие основных устройств и блоков, размещенных на его кристалле.

В эту структуру входят:

­ центральный процессор (процессорное ядро), состоящее из устройства управления (УУ), одного или нескольких операционных устройств (ОУ), структурная схема приведена на рисунке 2;

­ внутренняя память (РЗУ, кэш-память, блоки оперативной и постоянной памяти);

­ интерфейсный блок, обеспечивающий выход на системную шину и обмен данными с внешними устройствами через параллельные или последовательные порты ввода/вывода;

­ периферийные устройства (таймерные модули, аналого-цифровые преобразователи, специализированные контроллеры);

­ различные вспомогательные схемы (генератор тактовых импульсов, схемы для выполнения отладки и тестирования, сторожевой таймер и ряд других).

Рисунок 2 – Структурная схема процессора

Операционное устройство (ОУ) — устройство, в котором выполняются операции. Оно включает в качестве узлов регистры, сумматоры, арифметико–логическое устройство (АЛУ), каналы передачи информации, мультиплексоры для коммутации каналов, шифраторы, дешифраторы и т.д.

Арифметико–логическое устройство (АЛУ) предназначено для выполнения арифметических и логических операций.

Управляющее устройство (УУ) координирует действия узлов операционного устройства; оно вырабатывает в некоторой временной последовательности управляющие сигналы, под действием которых в узлах операционного устройства выполняются требуемые действия.

Процесс функционирования операционного устройства распадается на последовательность элементарных действий в его узлах:

1) установка регистра в некоторое состояние (например, запись в регистр R1 числа 0, обозначаемая R1 <− 0);

2) инвертирование содержимого разрядов регистра (например, если регистр R2 содержал двоичное число 101101, то после инвертирования его содержимое будет равно 010010; такое действие обозначают R2 <− ());

3) пересылка содержимого одного узла в другой (например, пересылка содержимого регистра R2 в регистр R1, обозначаемая R1 <− (R2));

4) сдвиг содержимого узла влево, вправо (например, сдвиг на один разряд влево содержимого регистра R1, обозначаемый R1 <− СдвЛ (R1);

5) счет, при котором число в счетчике (регистре) возрастает или убывает на единицу (Сч<− (Сч ± 1));

6) сложение (например, R2 <− (R2) + (R1));

7) сравнение содержимого регистра на равенство с некоторым числом; результат сравнения: лог. 1 (при выполнении равенства) либо лог.0 (при невыполнении равенства);

8) некоторые логические действия (поразрядно выполняемые операции конъюнкции, дизъюнкции и др.). Каждое такое элементарное действие, выполняемое в одном из узлов ОУ в течение одного тактового периода, называется микрооперацией.

В определенные тактовые периоды одновременно могут выполняться несколько микроопераций, например R2 <− 0, Сч <− (Сч) — 1. Такая совокупность одновременно выполняемых микроопераций называется микрокомандой, а весь набор микрокоманд, предназначенный для решения определенной задачи, — микропрограммой.

Таким образом, если в операционном устройстве предусматривается возможность исполнения п различных микроопераций, то из управляющего устройства выходят п управляющих цепей, каждая из которых соответствует определенной микрооперации. И если необходимо в операционном устройстве выполнить некоторую микрооперацию, достаточно из управляющего устройства по определенной управляющей цепи, соответствующей этой микрооперации, подать сигнал (например, напряжение уровня лог. 1). В силу того, что управляющее устройство определяет микропрограмму, т.е. какие и в какой временной последовательности должны выполняться микрооперации, оно получило название микропрограммного автомата.

Формирование управляющих сигналов y1, … ,yп для выполнения микрокоманд может происходить в зависимости от состояния узлов операционного устройства, определяемого сигналами х1,… xs, которые подаются с соответствующих выходов операционного устройства на входы управляющего устройства. Управляющие сигналы y1, …, yп могут также зависеть от внешних сигналов xs+1,…, xL.

Для сокращения числа управляющих цепей, выходящих из управляющего устройства (в тех случаях, когда оно конструктивно выполняется отдельно от операционного), микрокоманды могут кодироваться.

Существует два принципиально разных подхода к проектированию микропрограммного автомата (управляющего устройства):

— использование принципа схемной логики;

— использование принципа программируемой логики.

В первом случае в процессе проектирования подбирается некоторый набор цифровых микросхем (обычно малой и средней степени интеграции) и определяется такая схема соединения их выводов, которая обеспечивает требуемое функционирование (т.е. функционирование процессора определяется тем, какие выбраны микросхемы и по какой схеме выполнено соединение их выводов). Устройства, основанные на таком принципе схемной логики, способны обеспечивать наивысшее быстродействие при заданном типе технологии элементов. Недостаток этого принципа построения процессора состоит в трудности использования БИС и СБИС.

Второй подход предполагает построение процессора с использованием одной или нескольких БИС некоторого универсального устройства, в котором требуемое функционирование (т.е. специализация устройства на выполнение определенных функций) обеспечивается занесением в память устройства определенной программы (или микропрограммы).

В зависимости от введенной программы такое универсальное управляющее устройство способно обеспечивать требуемое управление операционным устройством при решении самых разнообразных задач. В этом случае число типов БИС, необходимых для построения управляющего устройства, окажется небольшим, а потребность в БИС каждого типа высокой, что обеспечит целесообразность их выпуска промышленностью.

При построении операционных устройств целесообразно широко использовать БИС с таким набором узлов и схемой соединения, которые обеспечили бы решение разнообразных задач. Независимо от решаемой задачи может быть использовано одно и то же универсальное операционное устройство, функционирующее под действием микропрограммы, хранящейся в управляющем устройстве. Следует иметь в виду, что наивысшее быстродействие достигается в процессорах, в которых управляющее устройство строится с использованием принципа схемной логики, а операционное устройство выполняется в виде устройства, специализированного для решения конкретной задачи.

2 Аппаратный принцип управления выполнением операций

Процессор является примером цифрового автомата-устройства, осуществляющего прием, хранение и преобразование дискретной информации по некоторому алгоритму. Теорию автоматов подразделяют на абстрактную и структурную. Абстрактная теория изучает поведение автомата, отвлекаясь от структуры (т.е. способа его построения, схемной реализации).

Автомат под действием входных сигналов принимает состояния в соответствии с набором значений входных сигналов и выдает сигнал, зависящий от внутреннего состояния либо от внутреннего состояния и входных сигналов.

Для хранения внутреннего состояния автомат должен иметь память; таким образом, автомат является устройством с памятью, т.е. устройством последовательностного типа.

Несмотря на то, что реальные автоматы могут иметь несколько входов и выходов, на каждом из которых в дискретные моменты времени (определяемые тактом работы) образуются сигналы, соответствующие лог. 0 и лог.1, в абстрактной теории удобно рассматривать автоматы с одним входом и одним выходом (рисунок 3).

Функционирование цифрового автомата происходит на трех множествах:

— множестве возможных входных сигналов х1, х2, … хn

— множестве внутренних состояний а0, а1 … аk

— множестве возможных выходных сигналов y1, y2, … ym

Одно из состояний является начальным (состояние а0), и перед началом работы автомат всегда устанавливается в это состояние.

Рисунок 3 — Структурная схема автомата

Работа автомата определяется следующими функциями:

— функцией переходов f, которая определяет состояние автомата a(t + 1) в момент t +1 в зависимости от состояния автомата a(t) и значения входного сигнала x(t) в момент t:

a(t + 1) = f(a(t); x(t)),

— функцией выходов φ, определяющей зависимость выходного сигнала автомата y(t) от состояния автомата a(t) и входного сигнала x(t):

y(t) = φ (a(t); x(t)).

Автомат c функцией выходов, зависящей от состояния автомата и входного сигнала, называется автоматом Мили.

Другой тип автомата — автомат Мура. Особенность автомата Мура в том, что в нем выходной сигнал зависит лишь от внутреннего состояния a(t) и не зависит от входного сигнала. Функции переходов и выходов для него имеют вид

a(t + 1) = f(a(t); x(t)),

y(t) = φ(а(t)).

Функционирование автомата может быть задано в форме таблиц переходов и выходов либо с помощью так называемого графа.

Синтез управляющего устройства в форме автомата Мили и автомата Мура состоит из следующих этапов:

— построение схемы алгоритма в микрооперациях;

— построение схемы алгоритма в микрокомандах;

— построение графа функционирования;

— кодирование состояний устройства;

— построение структурной схемы управляющего устройства;

— структурная схема управляющего устройства;

— построение таблицы функционирования комбинационного узла;

— построение логической схемы комбинационного узла.

3 Микропрограммный принцип управления выполнением операций

Мы рассмотрели выполнение операций процессором в виде последовательности микрокоманд. Можно предусмотреть другой способ формирования управляющих сигналов, под действием которых в операционном устройстве выполняются микрокоманды.

Управляющие сигналы у1,….,уп на выходе управляющего устройства в каждом тактовом периоде имеют уровни лог. 0 и лог. 1. Таким образом, каждой микрокоманде на выходе управляющего устройства соответствует некоторая кодовая комбинация. Такие кодовые комбинации, называемые кодовыми комбинациями микрокоманд (или просто микрокомандами), можно хранить в специально предназначенной для них управляющей памяти. При этом выполнение операции сводится к выборке из управляющей памяти последовательно микрокоманд микропрограммы и выдаче с их помощью управляющих сигналов у1,….,уп в операционное устройство.

В управляющей памяти можно хранить много микропрограмм, предназначенных для выполнения различных операций. По выбранной из оперативной памяти команде в управляющей памяти находится соответствующая команде микропрограмма. Далее путем последовательного считывания микрокоманд найденной микропрограммы и их выполнения в операционном устройстве реализуется предусматриваемая командой операция. Такой способ реализации операций называется микропрограммным, а построенное на этом способе управляющее устройство — управляющим устройством с программируемой логикой.

На рисунке 4 изображена структурная схема процессора с управляющим устройством, построенным по принципу программируемой логики. Функции блока микропрограммного управления (БМУ) сводятся к определению адреса очередной микрокоманды (МК) в управляющей памяти (УП). Поступающая из оперативной памяти (ОП) команда содержит адрес первой МК той микропрограммы, которая реализует предусматриваемую командой операцию. Так решается задача поиска в УП микропрограммы, соответствующей данной команде. Адреса всех последующих МК определяются в БМУ следующим образом.

В формате МК (Рисунок 3) предусматривается поле адреса, которое содержит адрес очередной МК. Считав из УП микрокоманду, по содержимому ее поля адреса определим адрес следующей МК. Но так можно получить адреса МК при отсутствии в алгоритме разветвлений, т.е. условных переходов (УсП). Для реализации условных переходов в МК надо предусмотреть поле условных переходов, в котором указывается, имеет ли место условный или безусловный переход и при условном переходе — на значения каких условий следует ориентироваться при определении адреса очередной МК.

Рисунок 4 – Структурная схема процессора

с микропрограммным принципом управления

Пусть поле условных переходов построено следующим образом. Один из разрядов поля указывает вид перехода (например, 0 в этом разряде означает безусловный переход, 1 — условный переход). Кроме того, для каждого условия в поле условных переходов имеется разряд, указывающий участие данного условия в определении адреса. Если условный переход осуществляется по некоторому условию, то адрес очередной МК будем формировать замещением младшего разряда содержимого поля адреса текущей МК значением соответствующего условия (такую операцию называют модификацией адреса). Получается разветвление на два направления. В зависимости от значения условия образуются два различающихся в младшем разряде адреса и очередная МК считывается из одной либо другой ячейки УП. Если модифицировать два разряда содержимого поля адреса, то можно осуществить разветвление на четыре направления.

Поле управляющих сигналов МК используется для подачи управляющих сигналов в операционное устройство (ОУ). Таким образом, микрокоманда может быть разбита на две части: одна часть — поле адреса и поле условных переходов — определяет функционирование БМУ при нахождении адреса очередной МК и может быть названа микрокомандой БМУ; другая часть — поле управляющих сигналов — определяет функционирование ОУ и может быть названа микрокомандой ОУ.

Машинное представление команды в памяти микроконтроллера называется объектным кодом.

Организация работы процессора состоит из фаз:

1) выборка очередной команды (ВК);

2) декодирование выбранной команды (ДК);

3) формирование адреса операнда (ФА);

4) прием операнда из памяти (ПО);

5) выполнение операции (ВО);

6) размещение результата в памяти (РР).

Реализация каждого этапа занимает один такт машинного времени и производится устройствами и блоками процессора, образующими ступени исполнительного конвейера, на каждой из которых выполняется соответствующая микрооперация. При последовательной загрузке в конвейер выбираемых команд каждая его ступень реализует определенный этап выполнения очередной команды.

Время для исполнения одной команды называется командным циклом. Основное содержание фазы выборки состоит в считывании первого байта (слова) команды из памяти микроконтроллера и его ввод в специальный регистр команд IR (Instruction Register).

Независимо от архитектуры процессора в нем имеются кроме памяти программ CSEG (Code Segment) и памяти данных DSEG (Data Segment), программно доступные регистры RSEG (Register Segment). Внутренняя логическая организация RSEG очень разнообразна и играет определяющую роль в классификации архитектур. Одним из основных является регистр PC (Program Counter)-программный счетчик. Он связан с с адресацией памяти программ и служит указателем следующего элемента программной последовательности, подлежащей выборке и исполнению. Считывание байта происходит по адресу, хранящемся в программном счетчике PC. Одновременно с этим содержимое PC увеличивается на 1 или 2, указывая на следующий элемент объектного кода. Фаза выборки одинакова для всех команд.

Вывод:

Существует два принципиально разных подхода к проектированию микропрограммного автомата (управляющего устройства) процессора с использованием схемной логики и с использованием программируемой логики.

В первом случае в процессе проектирования подбирается некоторый набор цифровых микросхем (обычно малой и средней степени интеграции) и определяется такая схема соединения их выводов, которая обеспечивает требуемое функционирование (т.е. функционирование процессора определяется тем, какие выбраны микросхемы и по какой схеме выполнено соединение их выводов). Устройства, основанные на таком принципе схемной логики, способны обеспечивать наивысшее быстродействие при заданном типе технологии элементов. Недостаток этого принципа построения процессора состоит в трудности использования БИС и СБИС.

Второй подход предполагает построение процессора с использованием одной или нескольких БИС некоторого универсального устройства, в котором требуемое функционирование (т.е. специализация устройства на выполнение определенных функций) обеспечивается занесением в память устройства определенной программы (или микропрограммы).

В зависимости от введенной программы такое универсальное управляющее устройство способно обеспечивать требуемое управление операционным устройством при решении самых разнообразных задач. В этом случае число типов БИС, необходимых для построения управляющего устройства, окажется небольшим, а потребность в БИС каждого типа высокой, что обеспечит целесообразность их выпуска промышленностью.

­

­ Контрольные вопросы:

1 Пояснить структуру процессора.

2 В чем суть аппаратного принципа управления операциями микропро-цессора?

3 Пояснить работу микропроцессора с микропрограммным управлением.

4 Каково назначение управляющего устройства микропроцессора?

5 Что представляет собой операционное устройство?

6 Каковы преимущества принципа микропрограммного управления микропроцессором?

Принцип микропрограммного управления

Общая структура устройства, выполняющего арифметические операции, например АЛУ, имеет структуру, представленную на рис. 46.

Элементарное действие, выполняемое за один такт автоматного времени (за один такт работы автомата), называется микрооперацией. Условия, влияющие на порядок выполнения автоматом микроопераций, называются логическими условиями. Проверка значений логических условий в каждом такте работы автомата позволяет определить группу выполняемых микроопераций. Совокупность операций, выполняемых за один такт, называется микрокомандой.

Принцип, согласно которому алгоритм работы некоторого устройства описывается в перечисленных выше терминах, называется принципом микропрограммного управления. Конечный автомат, алгоритм работы которого может быть описан на основе принципа микропрограммного управления, называется микропрограммным автоматом (МПА).

Граф-схема алгоритма

Для записи микропрограмм в компактной форме используются специализированные языки. Одним из способов графического представления микропрограммы является граф-схема алгоритма (ГСА). ГСА представляет собой ориентированный связный граф. ГСА может содержать вершины четырех типов: начальную, операторную, условную и конечную (рис. 47).

ГСА должна удовлетворять следующим основным требованиям:

— в ГСА имеются одна начальная и одна конечная вершины;

— входы и выходы вершин соединяются с помощью дуг;

— каждая вершина должна лежать на одном из путей следования из начальной вершины в конечную;

— один из выходов условной вершины может соединяться с ее входом;

— в каждой условной вершине записывается одно из логических условий xi (допускается запись одинаковых условий в различных вершинах);

— в каждой операторной вершине записывается микрокоманда (допускается пустая микрокроманда и повтор микрокоманды в различных вершинах).

Пример синтеза МПА по ГСА

МПА может быть синтезирован по ГСА, описывающей микропрограмму работы проектируемого дискретного устройства.


Алгоритм синтеза МПА по ГСА состоит в следующем:

— разметка ГСА метками Мили (Мура);

— кодирование внутренних состояний;

— построение структурной таблицы по отмеченной ГСА;

— построение таблиц истинности или системы булевых функций;

— построение логической схемы автомата.

Как отмечалось выше, известны два класса автоматов: Мили и Мура. В качестве примера рассмотрим синтез микропрограммного автомата, управляющего операционным автоматом для выполнения операции деления чисел в дополнительных кодах. ГСА, соответствующая алгоритму деления, изображена на рис. 48. Описание алгоритма деления чисел в дополнительном коде приведено выше в соответствующем разделе.

После пробного вычитания Зн См может быть равен 0, это означает, что Дм больше Дт (произошло переполнение). В этот момент счетчик тактов Ст равен 0, деление прекращается (переход в конец по стрелке 2). В последующих тактах Зн См может быть равен нулю. Это означает, что остаток Аi > Дт, но Ст уже содержит ненулевое значение, и алгоритм выполняется по стрелке 4. Если Зн См равен 1, то остаток отрицательный и деление будет выполняться в направлении стрелки 3.

Синтез МПА Мили по ГСА

Для получения графа автомата Мили исходная ГСА отмечается метками Мили. Каждой метке на ГСА ставится во взаимно однозначное соответствие состояние автомата. Алгоритм отметки ГСА метками Мили состоит в следующем:


— выход начальной и вход конечной вершин отмечаются меткой а1;

— входы всех вершин, следующих за операторными отмечаются метками а2,…,аm;

— одной меткой может быть отмечен только один вход.

На рис. 49 приведена ГСА, отмеченная метками Мили.

Кодирование состояний автомата может быть выполнено, как и ранее, если каждому состоянию поставить в соответствие двоичный эквивалент номера состояния. Для нахождения всевозможных переходов автомата на отмеченной ГСА отыскиваются все пути вида

При достаточно большом числе состояний и переходов удобным является представление автомата структурной таблицей, содержащей всю необходимую для синтеза информацию. Структурная таблица может быть прямой или обратной. В прямой таблице (табл. 40) вначале записываются все переходы из со стояния а1, затем из состояния а2 и т.д. В обратной таблице сначала записываются все переходы в состояние а1, затем в а2 и т.д..

Для реализации блока памяти МПА использованы RS-триггеры. В последнем столбце отмечены те функции возбуждения, которые приводят к изменению содержимого каждого из элементов памяти на соответствующем пере

ходе. В таблице в столбце F(amas) приведены функции переключения элементов памяти.

Для построения схемы, реализующей синтезируемый МПА, удобно результаты, приведенные в структурной таблице (табл. 40), представить в виде таблицы истинности (табл. 41).

Таблица 41.

Для примера реализации логической схемы синтезируемого МПА рассмотрим реализацию функций y1 y2 и S2 R2 (рис. 50).

Синхронизация автоматов

Нарушение функционирования автомата может быть вызвано явлениями, получившими название гонки и риск сбоя.

Гонки возникают из-за неодновременного срабатывания элементов памяти автомата вследствие разброса во времени переключения триггеров, а так же различия по времени поступления сигналов на их входы. Например, пусть под действием некоторого входного сигнала X(amas) с кодом 00 автомат должен перейти из состояния am с кодом 101 в состояние as с кодом 110 (рис. 51). Если второй триггер изменит свое значение − переключится из 0 в 1 ранее, чем третий переключится из 1 в 0, то автомат перейдет в промежуточное состояние 111. Иначе, если третий триггер сработает ранее второго, − то в промежуточное состояние 100.

Таким образом, если на некотором переходе в автомате одновременно изменяют свое состояние несколько элементов памяти, то между ними возникает ”состязание”. Если из промежуточного состояния автомат в конечном счете, переходит в требуемое состояние as, то ”состязания” называются некритическими, если в ложное, например 011, то критическими или гонками.

Существует два основных подхода к устранению гонок: программный и аппаратный. Программный (алгоритмический) подход основан на соседнем кодировании состояний. При соседнем кодировании состояния автомата из множества A={a1,…,am} кодируются таким образом, что на любом переходе изменяет свое состояние не более чем один элемент памяти. Однако соседнее кодирование возможно выполнить не для всех автоматов.

Аппаратный подход основан на использовании двух ступеней памяти (рис. 52). Первая ступень памяти построена на триггерах T1’,…,Tr’, вторая − на триггерах T1”,…,Tr”. Информация в триггеры первого уровня T1’,…,Tr’ записывается по тактовому сигналу Ти, а в триггеры второго уровня T1”,…,Tr” − по сигналу Ти, следующему непосредственно за Ти.

Если в течение первого полупериода (Ти) между триггерами первой ступени и возникают ”состязания”, то они все равно не изменяют состояния триггеров второй ступени, поскольку отсутствует синхросигнал Ти. Затем, с приходом синхроимпульса Ти, изменяют свое состояние
триггеры второй ступени. Промежуточные коды, формируемые на их выходах, приводят к изменению (и, возможно, искажению) t1,…,tr, а следовательно, и D1,…,Dr. Однако триггеры первой ступени не изменят своего состояния, поскольку отсутствует сигнал Ти. Таким образом, в итоге верный код состояния as с выходов памяти первой ступени переписывается в триггеры второго уровня, что соответствует переходу автомата в состояние as.

Если комбинационная схема автомата построена из синхронизируемых элементов, то гонки также устраняются путем разделения синхронизации памяти и комбинационной схемы (рис. 53). В этом случае двойная память не требуется.

Риск сбоя. Наличие некритических ”состязаний” не нарушает правил перехода в автомате, но создает возможность возникновения риска сбоя. Риск сбоя заключается в том, что при переходе в некоторое промежуточное состояние (реально существующее в алгоритме) может быть выработан кратковременный ложный выходной сигнал. Например, в автомате Мура при переходе из

состояния 101 в состояние 110 появляется кратковременный сигнал yk в промежуточном состоянии 100 (рис. 54).

Хотя длительность ложного сигнала yk достаточно мала, его возникновение может привести к непредсказуемым последствиям в работе устройства, которым управляет автомат. Для устранения риска сбоя можно воспользоваться следующими методами:

— выходы автомата, на которых может возникнуть риск сбоя, соединяются через конденсатор небольшой емкости с нулевым выходом источника питания (рис. 55.);

— буферизация выходных сигналов;

— синхронизация выходных сигналов автомата. При этом комбинационная схема имеет дополнительный вход синхронизации Cs, поступающий с задержкой относительно основного синхросигнала. Сигналы на выходах автомата появляются только при наличии этого сигнала. Сигнал можно сформировать, как показано на рис. 56.

Схема может быть построена, например, из инверторов (их должно быть четное число). Данный подход позволяет устранить риск сбоя только для автомата Мура, так как синхронизация позволяет формировать выходные сигналы после окончания переходных процессов.

Литература

1. Савельев А.Я. Прикладная теория цифровых автоматов: Учеб. для вузов по спец. ЭВМ. –М.: Высш. шк., 1987.

2. Поснов Н.Н. Арифметика вычислительных машин в упражнениях и задачах: системы счисления, коды. –Мн.: Университетское, 1984.

3. Морозевич А.Н. Дмитриев А.Н. и др. МикроЭВМ, микропроцессоры и основы программирования. –Мн.: Выш. шк., 1990

4. Акушинский И.Я., Юдицкий Д.И. Машинная арифметика в остаточных классах. –М.: Сов. радио, 1968.

5. Питерсон У., Уэлдон Э. Коды, исправляющие ошибки. Пер. с англ. –М.: Мир, 1976.

Введение. 3

Арифметические основы вычислительной техники. 3

Системы счисления. 3

Двоичная система счисления. 4

Восьмеричная система счисления. 5

Шестнадцатеричная система счисления. 6

Критерии выбора системы счисления. 6

Перевод чисел из одной системы счисления в другую.. 9

Перевод целых чисел. 9

Перевод правильных дробей. 10

Перевод чисел из одной системы счисления в другую, основание которой кратно степени 2. 11

Кодирование чисел. 12

Переполнение разрядной сетки. 14

Модифицированные коды.. 15

Машинные формы представления чисел. 16

Погрешность выполнения арифметических операций. 18

Округление. 18

Нормализация чисел. 19

Последовательное и параллельное сложение чисел. 19

Сложение чисел с плавающей запятой. 21

Машинные методы умножения чисел в прямых кодах. 22

Ускорение операции умножения. 25

Умножение с хранением переносов. 25

Умножение на два разряда множителя одновременно. 26

Умножение на четыре разряда одновременно. 28

Умножение в дополнительных кодах. 29

Умножение на два разряда множителя в дополнительных кодах. 34

Матричные методы умножения. 36

Машинные методы деления. 37

Деление чисел в прямых кодах. 38

Деление чисел в дополнительных кодах. 40

Методы ускорения деления. 41

Двоично-десятичные коды.. 41

Суммирование чисел с одинаковыми знаками в BCD-коде. 43

Суммирование чисел с разными знаками в BCD-коде. 44

BCD-коды с избытком 3. 46

BCD-код с избытком 6 для одного из слагаемых. 47

Система счисления в остаточных классах (СОК) 48

Представление отрицательных чисел в СОК.. 51

Контроль работы цифрового автомата. 52

Некоторые понятия теории кодирования. 53

Обнаружение и исправление одиночных ошибок путем использования дополнительных разрядов. 54

Коды Хемминга. 55

Логические основы вычислительной техники. 57

Двоичные переменные и булевы функции. 57

Способы задания булевых функций. 58

Основные понятия алгебры логики. 59

Основные законы алгебры логики. 62

Формы представления функций алгебры логики. 63

Системы функций алгебры логики. 65

Минимизация ФАЛ.. 69

Метод Квайна. 71

Метод Блейка — Порецкого. 73

Метод минимизирующих карт Карно (Вейча) 74

Минимизация конъюнктивных нормальных форм. 76

Минимизация не полностью определенных ФАЛ.. 77

Кубическое задание функций алгебры логики. 78

Метод Квайна −Мак-Класки. 81

Алгоритм извлечения (Рота) 83

Минимизация ФАЛ методом преобразования логических выражений. 92

Применение правил и законов алгебры логики к синтезу некоторых цифровых устройств. 92

Синтез одноразрядного полного комбинационного сумматора. 92

Синтез одноразрядного комбинационного полусумматора. 93

Синтез одноразрядного полного комбинационного сумматора на двух полусумматорах. 94

Синтез одноразрядного комбинационного вычитателя. 95

Объединенная схема одноразрядного комбинационного сумматора-вычитателя 95

Триггер со счетным входом как полный одноразрядный сумматор. 96

Введение в теорию конечных автоматов. 97

Основные понятия теории автоматов. 97

Способы задания автоматов. 99

Структурный автомат. 101

Память автомата. 101

Канонический метод структурного синтеза автоматов. 104

Принцип микропрограммного управления. 109

Граф-схема алгоритма. 109

Пример синтеза МПА по ГСА.. 110

Синтез МПА Мили по ГСА.. 110

Синхронизация автоматов. 115

Литература. 118

Св. план 2004, поз.59

Учебное издание

Луцик Юрий Александрович,

Лукьянова Ирина Викторовна

АРИФМЕТИЧЕСКИЕ И ЛОГИЧЕСКИЕ ОСНОВЫ

ВЫЧИСЛИТЕЛЬНОЙ ТЕХНИКИ

Учебное пособие

по курсу «Арифметические и логические основы

вычислительной техники»

Редактор Т.А. Лейко

Корректор Е.Н. Батурчик

Компьютерная верстка

Подписано в печать . .2004. Формат 60х84 1/16. Бумага офсетная.

Гарнитура Times New Roman. Печать ризографическая. Усл. печ. л.

Уч.- изд. л. 6,0. Тираж экз. Заказ

Издатель и полиграфическое исполнение:

Учреждение образования

«Белорусский государственный университет информатики и радиоэлектроники»

Лицензия ЛП № 156 от 05.02. 2001.

Лицензия ЛВ № 509 от 03.08. 2001.

220013, Минск, П.Бровки, 6

Просмотров 296

Эта страница нарушает авторские права

Микропрограммное устройство управления

Микропрограммное устройство управления — устройство, с помощью которого можно отыскать в микропрограммной памяти следующую команду программы и связанные с этой командой данные. МУУ объединяет в себе Reg К и средства формирования Мк: ПНА, секвенсор (в нашем случае это Am29331), МПП, а так же конвейерный регистр микрокоманд (Reg МК)

Код операции из регистра команд поступает на вход преобразователя начального адреса. Преобразованный адрес с ПНА поступает на секвенсор. Секвенсор выбирает источник адреса и выдает его на вход МПП. На выходах последней появляется микрокоманда. Далее микрокоманда фиксируется в регистре микрокоманд. Микрокоманда хранится там, в течение времени ее выполнения. В момент, когда микрокоманда начинает выполняться, секвенсор формирует адрес следующей микрокоманды.

Принцип микропрограммного управления, заключается в хранении управляющих слов, выполняющих элементарные действия в течении цикла, и выборки их с помощью секвенсора.

Таким образом, МУУ хранит в микропрограммной памяти и выбирает управляющие слова (т.е. МК) из МПП, передаёт их в качестве управляющих слов ОБ и другим устройствам (например, блоку синхронизации). Принимая управляющие слова, устройствами выполняются соответствующие инструкции.

Работа с ОП осуществляется через ОБ. ОБ вычисляет адрес ячейки для чтения/записи и принимает/передаёт данные из/в ОП. ОБ может принимать/передавать данные не только из/в ОП, но и с/в внешних устройств.

Предполагается, что используется секвенсор микрокоманд Am29331, генерирующий 16-ти разрядный адрес МПП . Таким образом, он позволяет адресовать МПП в 64К слов, где слово — разрядность МК. Разрядность Reg MK также определяется разрядностью МК.

Регистр команд, также как и регистры адреса и входных и выходных данных, является интерфейсным. Через него с AB/DB подается очередная команда.

Преобразователь начального адреса предназначен для дешифрации кода операции в адрес микропрограммной памяти, по которому находится первая микрокоманда. ПНА может быть выполнен как комбинационное устройство, так и в виде ПЗУ, в котором зашиты начальные адреса последовательностей микрокоманд.

Микропрограммная память представляет собой ПЗУ и предназначена для хранения последовательностей микрокоманд.

Регистр микрокоманд является конвейерным регистром, выдающим по фронту синхроимпульса очередную микрокоманду для выполнения.

Секвенсор — основное устройство МУУ. Оно адресует микропрограммную память

ПВА — преобразователь вектора адреса (блок управления прерываниями). При обработке внешних прерывания на уровне микрокоманд, данное устройство получает на свой вход вектор прерывания, который нужно передать в МПП для выбора там микропрограммы прерывания (её адрес содержится в векторе). Поэтому нужно, сначала перевести выходы секвенсора в третье состояние — этим также занимается ПВА.

Рассмотрим составные части МУУ:

Регистр команд (Reg K) — является буферным регистром (интерфейсным элементом). Он обеспечивает взаимодействие микропрограммного устройства управления с шиной AB/DB.

Преобразователь начального адреса — дешифрирует поступающий из регистра команд код операции в адрес соответствующей микрокоманды для секвенсера и представляет собой программируемое ПЗУ (PROM).

Секвенсер микрокоманд — секция управления адресом программной памяти, предназначена для применения в составе устройств управления адресом программной памяти центральных процессоров ЭВМ и других быстродействующих вычислительных устройств. Микросхема выполняет микрокоманды выбора адреса и содержит наращиваемый сумматор для вычисления адресов, внутренний стек для вложения подпрограмм и отдельную схему приращения для счетчика команд.

Функции, возлагаемые на секвенсор:

  • 1. Адресация полного объема микропрограммной памяти.
  • 2. Реализация типовых управляющих конструкций.

Микрокоманды выбора адреса, выполняемые секвенсером можно разделить на 5 групп: безусловные выборки, условные переходы (и к подпрограмме), условные возвраты из подпрограммы и смешанные микрокоманды.

Микропрограммная память представляет собой параллельно включенные микросхем памяти EPROM.

Регистр микрокоманд (Reg Mк) служит для хранения выбранной из МПП микрокоманды в течение такта ее выполнения.

Структурная схема МУУ представлена рис. 6

Рис. 6 Структурная схема МУУ

Поясним функционирование МУУ:

С шины AB/DB в Reg K поступает очередная команда. Адреса операндов передаются в ОБ, а поле кода операции поступает на адресный вход ПНА. ПНА преобразует поступивший КОП в адрес, по которому хранится микропрограмма обработки команды в МПП. Полученный адрес передается на шину адреса ветвления. Также для поддержки прерываний на уровне команд МУУ содержит ПВА, предназначенный для преобразования поступившего с контроллера прерываний вектора в адрес обработчика прерывания, который также передается на ШАВ. Источником адреса следующей микрокоманды на ШАВ может быть и Reg MK. Секвенсор предназначен для адресации МПП, генерации адреса микрокоманды и управления выводами ПНА, ПВА и Reg MK. Секвенсор генерирует адрес следующей микрокоманды, исходя из состояния своих управляющих входов и адреса, полученного с ШАВ. Сгенерированный адрес из Секвенсора поступает на адресные входы МПП, которая хранит микрокоманды (управляющие слова). Выбранная из МПП по поступившему адресу МК записывается в Rr MK, откуда будет извлечена в следующем такте. Микрокоманда из Rr MK содержит поля управления следующим адресом Секвенсора и поле инструкций. Сигналы поля УСА поступают на Секвенсор и ШАВ (адрес перехода), а сигналы поля инструкций поступают в ОБ и на шину управления CB для осуществления управления всей системой.

Устройства МУУ (Reg К, Секвенсор и Reg МК) тактируются системным синхросигналом CLK из блока синхронизации.

При включении и восстановлении (после сбоя) питания на Секвенсор и Reg MK подается сигнал синхронного сброса (RST). По этому сигналу МПП устанавливается в нулевой адрес, по которому хранится микрокоманда инициализации системы. Однако, МПП имеет некоторую задержку, поэтому необходим сигнал RST непосредственно на Rr MK, для исключения конфликтных ситуаций устройств, работающих на одну шину (иначе возможен выход из строя этих устройств).

Рис. 7 Общая структурная схема процессора

Вопрос №13. Микропрограммное управление в ЭВМ. Схема микропрограммного управления. Назначение узлов и блоков. Достоинства микропрограммного управления.

⇐ ПредыдущаяСтр 4 из 11

Микропрограммное управление основано на замене управляющих логических схем специальной программой, хранящейся в ПЗУ. При таком управлении каждая команда разделяется на ряд элементарных этапов, называемых микрооперациями. Последовательность микрокоманд, выполняющих одну операцию, представляет собой микропрограмму. Для синхронизации различных этапов операции используется понятие машинный такт, определяющий интервал времени, в течение которого выполняется одна или одновременно несколько микроопераций.

В схему микропрограммного управления входят: память микропрограмм, состоящая из управляющей Y и адресной A матриц; регистра адреса микрокоманд РгА; дешифратора адреса микрокоманды DCA. Управляющая матрица Y вырабатывает микрокоманды в виде управляющих сигналов (УС) на шинах управления Y1, Y2, …, Ym. Адресная матрица A определяет последовательность выборки микрокоманд : на вертикальных шинах Х1, Х2,…, Хk матрицы А устанавливается определённый адрес микрокоманды, передаваемый в РгА. В момент поступления синхроимпульса дешифратор DCA в соответствии с кодом в РгА активирует одну из горизонтальных шин. Эта шина в свою очередь активирует отмеченные точками вертикальные шины управления матрицы Y, задавая таким образом набор операций, выполняемых в данном такте (На схеме точками обозначены соединения между горизонтальными и вертикальными шинами). Также эта активированная горизонтальная шина активирует соответствующие шины матрицы А, устанавливая в РгА

Номер микрокоманды, которая должна выполниться в следующем машинном такте.

Триггер ТгУ реализует микропрограммный условный переход. Если проверочное условие

выполняется, то ТгУ активирует связанную с ним горизонтальную шину матрицы А и в РгА записывается номер следующей микрокоманды.

Достоинство микропрограммного способа управления в том, что для изменения вида операции нет необходимости в переделки сложных электронных схем, как в ЭВМ со схемным управлением, а следует изменить только микропрограмму. Это даёт возможность использовать в одной ЭВМ программы, составленные для другой.

Вопрос №14. Дать определение счётчика импульсов. Нарисовать схему трёхразрядного двоичного счётчика импульсов и пояснить принцип её действия. Привести условное обозначение счётчика импульсов на электрических схемах.

Счетчик – это функциональный узел, осуществляющий счет импульсов и хранение кода числа подсчитанных импульсов. Свойства счетчика характеризуется коэффициентом пересчета (Ксч) – величиной указывающей количество его устойчивых состояний.

Другими параметрами счетчика являются: разрешающая способность, максимальное быстродействие и информационная емкость.

Перед началом счёта сигналом Уст. 0 счётчик устанавливается в состояние 000. На временной диаграмме счётчика видно, что после прихода 7-го входного сигнала на вход Т0 показание счётчика будет 111. при поступлении 8-го входного сигнала Т0 счётчик переходит в исходное состояние 000. При этом на выходе счётчика Q2 в результате перехода триггера ТТ2 в состояние 0 возникает сигнал переноса, который называют сигналом переполнения счётчика.

Условное обозначение счётчика импульсов на электрических схемах.

Вопрос №15. Устройство управления ЭВМ. Структурная схема. Назначение узлов.

Принцип работы.

Выполнение команды центральным устройством управления (ЦУУ) процессора проводится обычно в такой последовательности:

-выборка команды из ОП;

-формирование исполнительных адресов операндов по информации, содержащейся в коде команды;

-выборка операндов из ОП;

-выполнение действий в арифметическо-логических блоках;

-отсылка результата выполнения операции в ОП.

Все действия, связанные с преобразованием кодов команд в наборы управляющих сигналов (УС) и исполнительные адреса, выполняются непосредственно в ЦУУ. В ЦУУ входят:

1. Блок выборки команд и данных(БВКиД). Он предназначен для приёма команды, хранения ёё до окончания операции, расшифровки кода операции, модификации адресов, формирования адреса следующей команды, выдачи адресов операндов и следующий команды в ОЗУ, для хранения кодов операндов, принимаемых из ОЗУ и выдача в ОЗУ адреса, по которому производится запись результата выполнения операции.

2. Блок центрального управления(БЦУ). Вырабатывает необходимую последовательность УС при выполнении каждой команды программы для АЛУ и других устройств ЭВМ.

3. Пульт управления(ПУ). Обеспечивает управление работой ЭВМ со стороны оператора, визуальный контроль состояния отдельных устройств и проведение профилактических мероприятий.

4. Блок прерываний(БП). Служит ля реализации запросов на прерывание в соответствии с их приоритетами.

5. Блок управления ОП(БУОП). Обеспечивает обмен информации с ОП не только процессором, но и всеми каналами ввода-вывода(КВВ).

6. Блок защиты памяти(БЗП). Предназначен для предотвращения искажения любой информации, хранящейся в ОП, по записи и её возможного искажения вследствие возможных ошибочных обращений к ОП при считывании.

7. Блок внешних связей(БВС). Обеспечивает обмен управляющей информацией с другим процессором при построении и работе мультипроцессорной системы.

8. Блок таймеров(БТ). Служит для подсчёта временных интервалов и управления работой процессора в системе по принимаемым временным соотношениям.

9. Блок синхронизации(БС). Обеспечивает жёсткую синхронизацию работы всех блоков и устройств процессора.

Вопрос №16. Дать определение регистра. Нарисовать схему запоминающего регистра и пояснить принцип её действия. Привести условное графическое обозначение запоминающего регистра на электрических схемах.

Регистром называется функциональный узел, предназначенный для записи, хранения и выдачи многоразрядного кода двоичного числа. Регистр хранения информации принимает и выводит код только в параллельном формате и не преобразует код. В большинстве случаев регистры хранения строятся на D-триггерах.

На вход регистра подаётся код числа в двоичном формате. Приём кода происходит при поступлении синхроимпульса С на вход регистра. При поступлении сигнала С триггеры в регистре переключатся в нулевое или единичное состояние, в зависимости от сигналов D0, D1, D2, D3, и будут находится в этом состоянии до прихода очередного синхроимпульса и изменения информационных сигналов.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *